80486共有168條引腳，引腳信號定義。
下面對主要引腳信號的功能做簡要說明。
1.地址總線
A31～A2和BE3～BE0（字節(jié)允許信號，低電平有效）構成32位地址總線，可尋址4GB的內(nèi)存空間和64KB的I/O空間。尋址存儲器時，由 A31～A2尋址4個1GB的存儲體，這4個1GB的存儲體分別與4個字節(jié)D31～D24、D23～D16、D15～D8和D7～D0對應，每個存儲體分 別由字節(jié)允許信號BE3～BE0選通，當BEi（i0～3）有效時，相應的字節(jié)才能進行讀/寫操作。尋址I/O空間時，只有A15～A2和 BEi（i0～3）有效。
2.數(shù)據(jù)總線
D31～D0：32位雙向數(shù)據(jù)總線，可以傳輸8位、16位和32位的數(shù)據(jù)。
3.數(shù)據(jù)奇偶校驗
DP3～DP0：數(shù)據(jù)奇偶校驗，雙向。DP3～DP0分別對應32位數(shù)據(jù)中字節(jié)3～字節(jié)0的校驗位。
PCHK：奇偶校驗錯，輸出，低電平有效。該信號有效時，表示CPU在上一個讀周期采樣的數(shù)據(jù)奇偶校驗出錯。
4.數(shù)據(jù)總線寬度控制
BS8：8位數(shù)據(jù)總線寬度定義，輸入，低電平有效。該信號有效時，規(guī)定數(shù)據(jù)總線中只有8位是有效的，支持8位的數(shù)據(jù)傳輸。
BS16：16位數(shù)據(jù)總線寬度定義，輸入，低電平有效。該信號有效時，規(guī)定數(shù)據(jù)總線中只有16位是有效的，支持16位的數(shù)據(jù)傳輸。
5.總線周期定義
W/R：寫/讀周期，輸出。高電平表示寫周期，低電平表示讀周期。
M/IO：存儲器/IO訪問，輸出。高電平表示訪問存儲器，低電平表示訪問I/O端口。
D/C：數(shù)據(jù)/控制周期，輸出。高電平表示數(shù)據(jù)傳送周期，低電平表示指令代碼傳送周期。
LOCK：總線鎖定，輸出，低電平有效。該信號有效，表示當前的總線周期被鎖定，此時，80486獨占系統(tǒng)總線。該信號由LOCK指令前綴設置或關鍵存儲器操作時自動鎖定。
PLOCK：偽鎖定，輸出，低電平有效。當該信號有效時，表明CPU需要多個總線周期才能完成傳輸。
6.總線控制
ADS：地址選通，輸出，低電平有效。該信號有效時地址總線上輸出的信號有效。
RDY：就緒，輸入，低電平有效。該信號有效時，指示現(xiàn)行總線周期已經(jīng)完成。
7.突發(fā)控制
BRDY：突發(fā)就緒，輸入，低電平有效。作用與RDY相同。由BRDY信號結束的周期稱為突發(fā)周期。
BLAST：突發(fā)結束，輸出，低電平有效。該信號有效時，表示下一個BRDY信號輸入時，突發(fā)周期已經(jīng)結束。
8.中斷控制
INTR：可屏蔽中斷請求，輸入，高電平有效。
NMI：非屏蔽中斷請求，輸入，上跳沿有效。
9.總線仲裁
HOLD：總線請求，輸入，高電平有效。該信號由另一個總線主控設備產(chǎn)生，請求CPU讓出總線的控制權。
HLDA：總線請求響應，輸出，高電平有效。該信號是對HOLD信號的應答，表示CPU已讓出總線的控制權。
BREQ：內(nèi)部總線請求，輸出，高電平有效。當該信號有效時，指示CPU內(nèi)部已提出一個總線請求，CPU正在控制總線。
BOFF：強制CPU放棄系統(tǒng)總線，輸入，低電平有效。當CPU接收到該信號時，便立即放棄對系統(tǒng)總線的控制權，并使其引腳浮空。
10.高速緩存行無效周期
AHOLD：地址保持請求，輸入，高電平有效。該信號決定地址線A31～A4是否接受地址輸入。此信號在高速緩存無效周期時有效。
EADS：外部地址有效，輸入，低電平有效。在詢問期間該信號表示地址總線A31～A4上的地址信號有效。CPU將其讀入后，在片內(nèi)Cache中尋找該地址，若找到，則執(zhí)行Cache行無效周期，使片內(nèi)Cache中的該行數(shù)據(jù)無效。
11.頁面高速緩存控制
PWT：頁通寫控制，輸出，高電平時規(guī)定當前頁為通寫方式，低電平時規(guī)定當前頁為回寫方式。由于80486片內(nèi)Cache規(guī)定為通寫方式，所以PWT信號只對外部Cache有效。它反映CR3、頁目錄項或頁表項中PWT位的狀態(tài)。
PCD：頁高速緩存禁止，輸出，高電平時禁止在頁Cache中進行緩存，低電平時允許頁Cache進行緩存。它反映CR3、頁目錄項或頁表項中PCD位的狀態(tài)。
12.高速緩存控制
KEN：高速緩存允許，輸入，低電平有效，用于決定周期長度。該信號有效時，CPU執(zhí)行Cache行填充周期。